[3기 전주 전환규] Design Compiler를 이용한 Synthesis

안녕하세요 전주멤버십 22-1기 전환규 회원입니다.

오늘은 지난 달에 이어 Design Compiler를 이용하여 Verilog Source를 합성하는

과정을 살펴보도록 하겠습니다.

1. .sysnopsys_dc.setup

  Design Compiler를 사용하기 전에 우선 .sysnopsys_dc.setup 파일의 설정을 수정해야 합니다.

자신이 사용하는 라이브러리의 경로와 타겟 라이브러리를 설정해줘야 합니다. Chip 설계 과정중에 3가지 

라이브러리 중에 worst로 합성을 해야 가장 악 조건을 고려 할 수 있습니다.

[그림 1] .sysnopsys_dc.setup

.sysnopsys_dc.setup

# vi .sysnopsys_dc.setup [vi editor] //------------------------------------------------------------------------------------------- set search_path "$search_path /target_worst_library_Path \ /target_RAM_worst_library_Path ./" set target_library "target_worst_library.db" set link_library " * $target_library target_RAM_worst_library.db" set symbol_library "target_library_veri.sdb"

위와 같이 설정하고 저장하면 됩니다.

2. Design Compiler 

  Design Compiler를 이용하여 컴파일 하는 과정은 다음과 같습니다.

# source syn.cshrc # dc_shell-xg-t # read_verilog LAB.v # current_design -multiple_design # link # compile (or compile_ultra)

  일반 compile 명령어 보다 라이센스가 있다면 compile_ultra 명령어를 추천한다. Design Compiler를

이용하여 Synthesis를 마치면 작성했던 Verilog Source가 gate model로 변화된걸 확인 할 수 있다.

[그림 2] Synthesis 결과

  Synthesis를 하고 나면 파일이름.sdc 파일이 생성된 것을 확인 할 수 있다. 이 파일은 후에 Place and Route

과정에서 필요하니 꼭 보관하도록 하자.

3. Design Vision

  Design Vision은 Synthesis 과정을 눈으로 직접 확인할 수 있는 툴입니다. 간단한 과정으로 살펴 보도록 하겠습니다.

# source syn.cshrc [Design Compiler]

# design_vision

[그림 3] Design Vision

  그림 2는 Design Vision을 실행한 화면 입니다. 

[그림 4] Read Verilog

a. File - Read [Click] b. Lab.v - Open [Click]

  그림 4 는 Verilog 파일을 읽어 오는 과정을 간략하게 보여주는 예입니다. Lab.v는 제가 상용한 Verilog 파일 입니다.

[그림 5] Schematic & Symbol

  Design Vision은 작성된 Verilog Source를 Symbol 형태로 확인 할 수 있다. 그림 5는 필자가 작성했던 

Verilog Source이다. 이 후 과정은 위와 마찬가지로 다음과 같이 입력하면 됩니다.

design_vision-xg-t > current_design LAB design_vision-xg-t > check_design -multiple_design a.  File - Link Design [Click] b. Design - Compile Design...[Click]

[그림 6] Synthesis

  그림 6은 Design Vision을 이용하여 Synthesis 과정이다. Shell 환경과 다르게 Design Vision은 결과를

직접 눈으로 확인 할 수 있습니다. 각 모듈의 내부 구조 또한 확인 할 수 있습니다.

  지금까지 Design Compiler를 이용하여 Synthesis 한 결과를 살펴보았다. Verilog 작성부터 Design Compiler

를 이용하여 자신이 설계한 Chip의 타이밍 및 결과가 정확히 일치하지 않을 경우에는 gate 교체를 하면 됩니다.

만약 gate를 교체하여도 타이밍이 정확히 일치 하지 않을 시에는 Verilog를 다시 수정하여 작성해야 합니다.